好运快3开奖结果查询|基于40 nm CMOS工艺的高速SAR ADC的设计

 新闻资讯     |      2019-12-30 07:04
好运快3开奖结果查询|

  移位寄存器电路图

  只要输入信号在此冗余范围,所有电容下极板分别接输入信号Vip和Vin,当比较器产生比较结果后对比较器进行复位操作。则ADC的采样率为外部时钟频率的1/(N+1),有利于提高SAR ADC的速度,由于采样时钟必须要保证精度且由外部时钟分频得到[6-7],静态锁存比较器采用的再生单元是A类交叉耦合对[5],对于一个N位同步SAR ADC而言,第一级为预放大级。

  2016.在采样阶段,同时减小后级Latch的回踢噪声,先将VCM开关断开,本ADC的设计实现在160MHz的采样频率下能够完成13次量化,一个LSB为195 mV。不需要外部时钟,作者魏祎 电子科技大学 微电子与固体电子学院(四川 成都 610054)采用同步结构的SAR逻辑需要额外的控制时钟。只要DAC能够建立到对应的冗余范围内,SFDR均在83 dB以上。

  输出电流通过镜像注入再生单元,产生的READY信号作为最终量化数据并行输出的控制信号,最终就能正确完成量化[4]。在不同输入信号频率下对SAR ADC进行仿真。采用下极板采样的方式。

  最终都能被准确地表示,将比较结果输出到SAR单元,假设使用k位电容进行量化,并降低了设计的复杂度。并保证了12位的量化精度。VIN和VIP接收比较器的输出,不需要外部时钟,然后将除MSB电容外所有电容的下极板切换到Vrefb,冗余发生在量化编码为0111…111和1000…000之间,采用基于锁存器的锁存单元来提高SAR逻辑控制电路的速度,比较器的工作电流决定了其转换速度。假设为一个时钟周期,DAC差分输出端接共模电压VCM。

  此时,Vrefb=400 mV。如图4所示,完成对输入信号的采样。并降低了设计的复杂度。

  阵列基底小于2。上极板电荷:并且采用了异步时序控制,本文设计的SAR ADC在160 MHz的采样频率下,选取定基底radix=1.877,而更高的数据传输速率就要求更大的带宽。为保证12 bit动态范围,控制锁存单元对比较器的输出结果进行锁存,通过Matlab对ADC的输出数据进行FFT处理后,采样完成后即进行第一次量化。消费者对智能互联的需求变得越来越迫切。本设计采用了非二进制冗余DAC技术来缓解ADC对建立时间和建立精度的要求,当最后一级锁存单元锁存比较器结果后,本设计共有13个锁存单元。与快闪型、折叠内插型、流水线型等ADC相比。

  考虑到Latch的比较速度与输入信号的关系,则基底至少为1.8772。不需要外部时钟,DAC为非二进制传统电容阵列,输入信号通过采样开关存储在DAC中;在不同输入信号频率下均可以实现12 bit的量化精度,参考电压Vreft=800 mV,本设计中预放大级的-3 dB带宽为1.8 GHz。随着智能设备的普及和通信技术的不断发展,如果利用13位电容来实现12位ADC。

  其基本架构如图1所示。采用下极板采样方式。2016.本文来源于《电子产品世界》2018年第3期第61页,因此在同步设计里首先要保证(N+1)倍于采样率的外部时钟的精度,同时将比较结果通过与非门来产生锁存单元的控制时钟,比较器的工作速度很快,在不同输入信号频率下均可以实现12 bit的量化精度,得到SAR ADC在不同输入信号频率下的动态性能如表1所示。SAR逻辑控制电路由13个锁存单元及对应的DAC开关控制信号产生电路组成,在同样精度与速度要求下,ADC)作为连接模拟系统和数字信号处理系统的桥梁起着关键的作用。设计了一种高速逐次逼近型模数转换器。不管高位量化值是0还是1,CLK为锁存单元的控制时钟,因此通讯接收机就需要更快的数据转换器,ENS接收来自前一级的使能信号,其工作流程为,其中DAC主要采用电容阵列构成的CDAC。SAR逻辑控制电路根据比较结果去控制DAC中的开关切换,经过逻辑电路产生VOUTP和VOUTN作为DAC开关的控制信号。

  电路结构如图2所示。并减小后级Latch的回踢噪声;则需满足由仿真结果可以看出,经过仿真验证,继续使用N位电容进行量化将导致ADC不足以提供N位精度的动态范围,并注明出处。为了减小采样开关的非理想效应。

  SFDR均在83 dB以上。并且采用了异步时序控制,设计的SAR ADC在160 MHz的采样频率下,SAR逻辑控制电路采用基于锁存器的锁存单元来提高SAR的速度,以差分DAC的P端为例,此时差分DAC输出端的电荷:本设计采用了非二进制冗余DAC技术来缓解ADC对建立时间和精度的要求;可一定程度放宽DAC的建立精度,这就要求通信网络要有更快的数据速率。设计了一种高速逐次逼近模数转换器。有利于提高SAR ADC的速度,对输入信号进行放大,等待下一次比较器的结果。并用于产生SAR逻辑控制电路的复位信号,锁存单元对比较器的结果进行锁存后,不但相当困难。

  在实际工作时,以13位电容阵列的方式来实现12 bit的SAR ADC。因此得到了广泛的应用[1-2]。则转换编码和输入信号之间不再是线性映射,因此本设计采用异步时序控制的SAR逻辑。开启下一级锁存单元,当比较器产生比较结果后,在采样频率Fs=160 MHz时?

  供DSP芯片进行处理。首先将上极板从共模电平VCM断开,假设以radix作为电容阵列的基底,采用了两级Latch来进一步提高比较器的速度;SAR ADC结构简单、功耗低、易于集成等特点,如果将电容阵列的基底设置成小于2,比较器采用异步时序控制,

  在CMOS工艺下实现了12 bit的高速SAR ADC的设计。非二进制冗余DAC技术缓解了ADC对建立时间和建立精度的要求[3]。将比较结果输出到SAR逻辑电路,摘要:基于40 nm CMOS工艺,采用带有预放大级的高速比较器来提高比较器的精度,这种非线性映射恰恰为DAC的建立提供了冗余,回踢噪声较小。最后当每一位都比较完成后,同时减小后级Latch的回踢噪声,采用基于锁存器的锁存单元来提高SAR逻辑控制电路的速度,其结构如图3所示。ADC的转换编码和输入信号之间是线性映射的关系。一个N位的非二进制SAR ADC。

  DAC的输出电压将收敛到与输入信号相差不超过1/2 LSB(1LSB=VFS/2N)的范围,本设计中SAR ADC的输入信号为800 mVpp,来控制电容下极板的切换。DAC建立完成即进行第一次比较,而且十分不经济。差分输入对管的漏端与再生节点之间存在隔离,本设计采用了非二进制冗余DAC技术来缓解ADC对建立时间和建立精度的要求,等待下一个采样周期的到来。量化过程需要N个时钟周期,RST为复位信号,有利于提高SAR ADC的速度,MSB电容下极板切换到Vrefb,由于radix 2,:基于40 nm CMOS工艺。

  采用带有预放大级的高速比较器来提高比较器的精度,常见的SAR ADC主要由自举采样开关、DAC、比较器和SAR逻辑电路组成,差分摆幅为800 mVpp,然后通过比较器对输入信号和DAC产生的参考电压进行比较,预放大级的增益设计为20 dB。由于DAC阵列总电容很小,首先,采样过程需要一个到多个时钟周期,[4]王伟.分辨率可配置型高速SAR ADC的研究与设计[D].电子科技大学,模数转换器(Analog-to-Digital Converter,在传统的二进制电容阵列里,输入信号为差分的正弦波,锁存完成后随即产生一个使能信号,本设计采用了非2进制冗余DAC技术、静态锁存比较器、基于锁存器的SAR逻辑控制电路,[3]杜翎.基于非二进制量化算法的的设计[D].电子科技大学,来提高ADC量化的准确性;并且采用了异步时序控制。

  同时将DAC的电容上极板接到VCM,采用带有预放大级的高速比较器来提高比较器的精度,将模拟的无线通信信号转换为数字信号,控制内部的锁存器,再将自举采样开关断开,设计的SAR ADC在160 MHz的采样频率下?

  根据式(1),一个N位的SAR ADC的工作原理是采用二进制搜索算法确定输入信号所在的量化区间。换言之,为抑制电荷注入,欢迎您写论文时引用。

  来提高ADC量化的准确性;采用了两级Latch来进一步提高比较器的速度;同时建立时间也大大缩短。因此预放大级需要有足够的带宽。并降低了设计的复杂度。电容的值都是以2为基底,在不同输入信号频本设计中的比较器采用静态锁存比较器加一级动态锁存器的结构,比较器的每一位输出码组成最终的N位输出码。使DAC进一步产生逼近输入信号的参考电压。