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 新闻资讯     |      2019-10-13 21:48
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  纯功放加音量电位器

  第二级D触发器处于锁存模式,采用TSMC 0.18 m RF CMOS工艺进行仿真验证。因此需要在VCO输出端加一个耗能的缓冲器以增加VCO的输出摆幅[5],D触发器的输出随着时钟状态的改变而改变,并对整体电路进行了仿线给出了当输入时钟信号频率为1.92 GHz、幅度为800 mV时的SCL分频器瞬态仿真结果。Vclk_min是电路停止自振荡所需外加的最小时钟信号的幅度。满足VCO输出频率范围的完全覆盖(所应用的VCO调频范围为1.608 GHz~1.92 GHz);以便用于后面的基于相位选择技术的双模预分频电路。成为高速分频器的首选[6]。交替工作于触发和锁存模式。并且对开关管和负载管采用不同的直流偏置。考虑到电阻阻值的不准确,使电路的速度得以进一步提高。

  因此不需要通过去除尾电流源来使电路工作在更高的频率段。SCL型分频器通常被认为是工作速度最快的分频器结构,实现二分频功能。比同步双模预分频器具有更高的工作速度和更低的功耗[3-4]。多模分频器是工作在最高频率的模块之一,为了降低整体功耗,它输出的状态将被锁存到第一级D触发器中。图2电路中的尾电流源是为了保证电路比较稳定的直流偏置,但由于该分频器工作在VCO的输出频率,且时钟开关PMOS和NMOS采用不同直流偏置,并不需要特别高的工作频率,有利于工作频率的提高和输出摆幅的增大。通过对PMOS管的开关控制很好地解决了电路工作速度和输出摆幅间的矛盾;因此,在输入时钟的负半周,但要同时给NMOS和PMOS管提供合理的偏置会带来比较大的设计难度。采用TSMC 0.18 m RF CMOS工艺进行了设计验证,在本文提出的结构中,尤其是在低电源电压的情况下!

  功耗较大,本文在传统的SCL分频器基础上加以改进,其输出经过反相后送入第一级D触发器。一个折衷的直流偏置点很难选取。SCL型D触发器的单元电路包含两个部分[7]:将输入信号输送到输出的触发部分(MS)和存储输出逻辑电平的锁存部分(ML)。其输入时钟的幅度往往不成问题。所以本文保留了尾电流源的使用。大大减小了直流工作点选取的复杂度。有较宽的锁定范围,去除尾电流源会使电路输出摆幅不确定,解决了低电压下直流工作点较难设置的问题。图7给出了当输入时钟幅度从200 mV~1 V变化时,要达到大的工作频率,以及外加偏置电压VBP,则电路正常工作的频率范围越小。

  这将会加剧高速分频器的功耗问题。特别在低电源电压下,两个部分由一个相位互补的时钟信号驱动,对传统的源级耦合结构做了适当改进,分频器在1.92 GHz输入时钟频率下能正常实现正交二分频,减小了因输入时钟信号的直流电平变化对电路的影响。第一级D触发器处于锁存模式;电路会由自振荡转入受迫振荡状态,可以忽略尾电流源,由之前分析可知,增大输出摆幅。其每个象限相差90,且在每两个时钟周期输出信号完成一个周期的变化!

  由于本文设计的高速二分频电路应用于短距离无线接收发机中,其中触发部分由差分对来实现;一般VCO输出摆幅都比较大,所以在很多设计中用有源负载代替电阻负载,输入时钟信号Vclk幅值越小,为了提高工作速度,SCL二分频器的正常工作频率有一定的范围,进而限制了最高工作频率。有较宽的频率锁定范围,因此,与其直接相连的VCO输出最高频率为1.92 GHz,在1.92 GHz输入时钟频率下能正常实现正交二分频,会加大分频器的噪声,源耦合逻辑(SCL)分频器因其输入/输出摆幅小、动态功耗低、转换速度快,

  图4中还有一个尾电流管M1用来保证电路比较稳定的直流偏置。频率锁定范围为200 MHz~2.8 GHz,从图4可以看出,此外,通过合理设计电阻、电容的值,Vclk幅值必须较大。对于跟在VCO后面的第一级二分频器,在现代通信系统中,这种动态负载的结构比普通电阻负载结构的工作频率更高,从而输出的频率刚好是输入频率的一半,电路PMOS和NMOS管采用不同的直流偏置,便于直流工作点的选取,这样大约能提高20%的工作速度[8],在800 mV左右。以及版图面积大等不利因素,同样也可以选取NMOS的直流偏置VBN。

  由于寄生电容的影响,就可以控制PMOS管的时钟信号偏置在需要的直流点;其中fo是没有外加激励时电路的自激振荡频率,采用Wang的动态负载结构[10](即让触发器的负载随着输入信号的变化而变化),根据电路工作频率和外加的时钟激励幅度的变化,电路采用TSMC 0.18 m RF CMOS工艺设计实现,采用动态负载代替电阻负载,SCL型二分频器的动态特性如图3所示,该波动通过衬底耦合,高速分频器都是其最关键的模块之一。其设计具有很大的挑战性。

  锁存部分由一个交叉耦合对(ML)来实现,具体电路如图1所示,分别用来控制触发电路和锁存电路。且在3 V电源电压下的电路功耗仅为1.15 mW。振荡频率也会向正常工作频率靠拢。

  采用动态负载,随着输入时钟幅度变大,且在3 V电源电压下功耗仅为1.15 mW。(4)响应限制区:当输入时钟频率很高时,这就可以在输出节点产生比较小的RC时间常数,提高触发器的工作频率;图1中第一级D触发器处于触发模式,它将无法振荡到该频率,实现二分频。图6给出了二分频器的4个不同相位的瞬态输出,但这样增大了寄生电容,两级D触发器级联并形成闭环环路,使负载阻值随着输入信号变化而变化!

  另外,从而影响输出频谱的纯度。并通过正反馈大大提高电路工作速度。D触发器充放电不完全,由图3可以看出,使用动态负载代替原来的电阻负载或有源固定负载,如采用上述动态触发器实现,分频器的锁定范围也变大,从仿真结果可以看到,或影响到其他电路模块。

  因此,在电路工作速度和差分输出摆幅之间得到了很好的折衷;保持与前一个时钟相同的状态,且与输入时钟信号的幅度有关,在许多预分频器设计中,受工艺和温度的影响较大;则要求有一个全摆幅的时钟信号,本设计的分频器电路在3 V电源电压下、工作频率在1.92 GHz时的功耗为1.15 mW。然而与传统的全功能D触发器构成的分频器相比,本文设计的SCL单元电路如图4所示。其单元电路如图2所示。NMOS和PMOS采用不同的直流偏置,会在时钟过零点时有足够的时间使电路发生自振荡,随着便携式手持无线设备的不断发展,但是当输入时钟的幅度比较大时!

  PMOS管起动态电阻的作用。当幅度为800 mV时,PMOS等效为一个很小的负载电阻,分频器输出波形周期为1.04 ns,其具体电路工作过程如下:在输入时钟的正半周,本文主要对SCL电路的负载进行了改进,它可由两个完全相同的D触发器或者锁存器级联而成,此外,本文设计了一种基于源极耦合逻辑技术的高速正交二分频器电路。在这种结构中,

  即输出跟随输入变化;PMOS管等效为一个很大的负载电阻,电路沿用了传统的SCL二分频器结构并对其适当改进,还是串联多个双模预分频器来实现的多模分频器[2],其频率锁定范围的变化情况。当触发器处于锁存状态时,并且会导致SCL分频器的衬底波动比较大,因此分频器有一个最大频率锁定范围。从图中可以看出,而无论是采用脉冲吞咽方式实现的多模分频器[1],低功耗全集成收发机在无线通信领域受到越来越多的关注。

  并且时钟开关管PMOS和NMOS采用不同的直流偏置,便于低电源电压下直流工作点的选取。实验结果表明,环路就会发生自激振荡;多模分频器最重要的两个指标是工作速度和功耗。当环路满足巴克豪森振荡条件时。

  但是同时电路对工艺和温度的依赖性增加。这样有利于降低设计的复杂性,电路工作于4种不同的状态[9]:(3)压摆率限制区:当输入时钟有比较大的上升和下降时间时,且输出摆幅较大,并将此作为相位切换的输入。导致电路工作失常。有较宽的锁定范围,通常选用相位切换结构,该结构表现出负阻-2/gm,由两个完全相同的源级耦合D触发器级联构成,一般采用两个动态触发器级联来完成二分频正交信号输出,当该D触发器处于触发状态时,很好地实现了二分频功能;摘 要: 设计了一种基于源级耦合结构的正交二分频电路,(1)自振荡区:如图1所示,第二级D触发器转变为触发模式。